Инженер по разработке (RTL Designer)

Мы ищем инженеров по разработке RTL с опытом использования RTL-симуляторов и знанием архитектуры современных процессоров. Вам предстоит разрабатывать сложные функциональные модули для ASIC на Verilog/SystemVerilog. Стек: SystemVerilog, Verilog. Задачи Разработка сложных функциональных модулей для ASIC на Verilog/SystemVerilog. Требования (must have) Опыт разработки RTL от 3 лет. Знание Verilog/SystemVerilog. Опыт использования RTL-симулятора от 3 лет (любой вендор). Опыт работы в Linux. Английский язык: чтение технической документации и переписка на технические темы. Опыт работы с системами контроля версий. Будет плюсом (nice-to-have) Знакомство с make и скриптовыми языками (perl/python/tcl/shell). Опыт программирования на C/asm. Опыт работы с ПЛИС Altera и/или Xilinx и соответствующим ПО. Знакомство с методами формальной верификации, SVA. Мы предлагаем Формат: гибрид, офис (Москва, Санкт-Петербург, Нижний Новгород, Минск). Премии за регистрацию патентов и создание результатов интеллектуальной деятельности. Учебный портал с курсами и лекциями от внешних и внутренних экспертов, дополнительное профессиональное обучение, изучение английского, участие в конференциях. Лекторий с выдающимися экспертами: инженерами, учёными и исследователями. ДМС с первых дней работы, льготные условия страхования близких. Консультации юристов, психологов, экспертов по ЗОЖ и управлению финансами. Регулярные онлайн-встречи всей команды